在FPGA中用于相位/延迟产生的快速锁定全数字延迟锁定环

Scidown文献预览系统！

作者：scidown 发布时间：2021-06-13 13:27:27 文章标题：

在FPGA中用于相位/延迟产生的快速锁定全数字延迟锁定环( A fast-locking all-digital delay-locked loop for phase/delay generation in an FPGA )

文章作者：

Z Chen H Yang F Liu Y Wang all digital DLL DDR SDRAM controller time-to-digital converter duty cycle corrector DCDL FPGA

文章简述：

针对现场可编程门阵列(FPGA)中DDR SDRAM控制器接口,提出了一种快速锁定的全数字延迟锁定环(ADDLL)。ADDLL进行90°相移,使数据选通(DQS)可以扩大数据有效窗口,以减小偏斜。为了进一步减少锁定时间和防止谐波锁定问题,提出了一种时间数字转换器(TDC)。ADDLL中还设计了占空比校正器(DCC),将输出占空比调整到50%。ADDLL用0.13微米CMOS工艺实现,总占空比为0.017mm2测试结果表明,ADDLL的工作频率范围为75~350 MHz,总延迟分辨率为15 ps,时间间隔误差为60.7 ps。

文章下载地址（开放版）：